1.1先进封装属于中道工艺，涉及部分前道工艺与设备
半导体工艺流程包括前道晶圆制造工序和后道封装测试工序。前道工序是晶圆制造工序。在前道工序中，晶圆经历了氧化、涂胶、光刻、刻蚀、离子注入、物理/化学气相沉积、抛光、晶圆检测、清洗等一系列步骤，每一步都需要相应的半导体制造设备。后道工序是封装测试工序。在后道工序中，尚未切割的晶圆片进入IC封测环节，经历磨片/背面减薄、切割、贴片、银浆固化、引线焊接、塑封、切筋成型、FT测试，每一环节同样需要相应的半导体封装设备与半导体测试设备。最终得到芯片成品。
传统封装已不能满足以人工智能、高性能计算为代表的新需求，先进封装技术应运而生，形成独特的中道工艺。先进封装也称为高密度封装，具有引脚数量较多、芯片系统较小和高集成化的特点。先进封装属于中道工序，包括清洗、溅射、涂胶、曝光、显影、电镀、去胶、刻蚀、涂覆助焊、回炉焊接、清洗、检测等一系列步骤。与传统的后道封装测试工艺不同，先进封装的关键工艺需要在前道平台上完成，是前道工序的延伸。
1.2后摩尔时代，先进封装打破“存储墙”与“面积墙”
推进摩尔定律成本高昂，先进封装能够在不缩小制程节点的背景下，仅通过改进封装方式就能提升芯片性能。摩尔定律是指集成电路上可容纳的晶体管数目，约每隔18-24个月便会增加一倍，器件性能也将提升一倍。近年来，摩尔定律的尺寸微缩趋势放缓，先进制程已经逼近物理极限，通过迈向更先进的制程提升芯片性能的成本呈指数级增长。如下图所示，相比于采用45nm节点制造的250平方毫米芯片，采用16nm工艺节点后，每平方毫米的成本增加了1倍以上；而采用5nm工艺后，成本将增加4~5倍。与此同时，先进封装仍处于相对高成本效益的阶段。根据Semi，晶圆制造的设备投资占比超过80%，而封装测试的设备投资占比不到20%。尽管先进封装同样需要使用光刻、刻蚀、沉积等设备，但相较于晶圆制造，先进封装所需的设备的精度要求低，其设备价值也相对较低。此外，先进封装技术目前正处于快速发展阶段，未来有较高的改进和降本空间。
“存储墙”制约算力性能发挥，先进封装实现近存计算和高带宽内存堆叠，提高传输效率。处理器的峰值算力每两年增长约3.1倍，而动态存储器的带宽每两年增长约1.4倍。存储器的发展速度远远落后于处理器，两者之间的差距达到1.7倍。此外，日益增长的带宽需求量也是一个重要瓶颈。数据的爆发式增长对网络信息的传输速度和容量提出了更高的要求。在过去的几十年中，串行通信的速度从1Gb/s增长到100Gb/s，并行通信的速度从1Tb/s增长至100Tb/s。现有计算平台的架构基于冯·诺依曼的“存算分离”，使得数据需要频繁在存储单元和数据单元间搬移。为了解决“存储墙”，业界提出了存内计算和近存计算两种方法。存内计算是指在存储单元中嵌入计算单元，实现数据的实时计算，这种计算方式可以大大减少数据搬运，降低能耗，提高计算效率。近存计算则基于2.5D/3D先进封装技术，实现存储单元和计算单元的距离的缩短和多个高带宽内存的堆叠，高效地传输数据。
1.3封装技术持续迭代，发展趋势是小型化、高集成度
传统封装的主要作用包括机械保护、电气连接、机械连接和散热。1）机械保护：裸片易碎，容易受到物理性和化学性损坏。半导体封装的主要作用是通过将芯片和器件密封在环氧树脂模塑料（EMC）等封装材料中，保护它们免受物理性和化学性损坏。2）电气连接：裸片不能直接跟外部电路连接，封装通过芯片和系统之间的电气连接来为芯片供电，同时为芯片提供信号的输入和输出通路。3）机械连接：需将芯片可靠地连接至系统，以确保使用时芯片和系统之间连接良好。4）散热：封装需将半导体芯片和器件产生的热量迅速散发出去。在半导体产品工作过程中，电流通过电阻时会产生热量。半导体封装将芯片完全地包裹了起来，如果半导体封装无法有效散热，则芯片可能会过热，导致内部晶体管升温过快而无法工作。
先进封装在封装的四大功能的基础上，还肩负着提升芯片性能的作用。具体而言，先进封装对芯片的提升作用包括五个方面：一是实现芯片封装小型化、高密度化、多功能化；二是降低产品功耗、提升产品带宽、减小信号传输延迟；三是可实现异质异构的系统集成；四是延续摩尔定律，提升产品性能的有效途径；五是降低先进节点芯片的设计复杂度和制造成本，缩短开发周期、提高产品良率。
2.典型封装技术
2.1单芯片封装
2.1.1倒片封装（Flip-Chip）：芯片倒置，利用凸块连接
倒片封装舍弃金属引线，利用凸块（bumping）连接。传统的引线键合方法采用细金属线进行连接，通过热、压力和超声波能量，将金属引线与芯片焊盘以及基板焊盘牢固焊接，实现了芯片与基板之间的电气互连和芯片之间的信息传递。这一过程中，金属引线在焊接的过程中起到了关键作用，通过引线实现了有效的电连接。引线键合广泛应用于射频模块、存储芯片以及微机电系统器件封装。而倒装封装舍弃引线，在芯片顶侧形成焊球，然后将芯片翻转贴到对应的外部电路的基板上，利用加热熔融的焊球实现芯片与基板焊盘结合。这种封装技术通常被广泛应用于高性能处理器（如CPU和GPU）、芯片组（Chipset）以及其他要求高密度互连和紧凑尺寸的集成电路封装。
倒片封装与引线键合在工艺的不同之处在于：1）倒片封装将芯片倒置，芯片正面倒扣在基板上；2）倒片封装舍弃金属引线，利用凸块连接，需要进行凸块键合。
2.1.2扇入型/扇出型封装（Fan-In/Fan-Out）：在晶圆上进行整体封装，成本更低
晶圆级封装（Wafer-LevelPackaging,WLP）是一种直接在晶圆上完成封装的技术。晶圆级封装与传统封装的区别在于，传统封装先将成品晶圆切割成单个芯片再封装；晶圆级封装在芯片还在晶圆上时就进行整体封装，封装完成再进行切割分片。晶圆级封装具备以下优点：1）成本更低：晶圆级封装的成本相对较低，因为批次性处理方式使得成品晶圆能够一次性全部封装。2）体积更小：晶圆级封装把整个芯片作为一个整体进行封装，此外，晶圆级封装通常采用无引脚或极少引脚的形式，进一步减小封装体积。
晶圆级封装可分为两大类型：扇入型WLCSP（Fan-InWaferLevelChipScalePackage,Fan-InWLCSP）和扇出型WLCSP（Fan-OutWaferLevelChipScalePackage,Fan-OutWLCSP）。在扇入型WLCSP中，封装尺寸与芯片本身尺寸相同，封装布线、绝缘层和锡球直接位于晶圆顶部。扇出型WLCSP在封装后的尺寸大于芯片本身尺寸，是指先对晶圆进行切割再封装，切割好的芯片排列在载体上，芯片与芯片之间的空隙用环氧树脂模塑料填充，重塑成晶圆。然后，这些晶圆将从载体中取出，进行晶圆级处理，并被切割成扇出型WLCSP单元。
扇入型WLCSP具备如下优点：1）尺寸最小化：扇入型封装实现了尺寸的最小化，最终的二维平面尺寸与芯片尺寸相同；2）工艺成本低：无需基板和导线等封装材料，因为锡球直接固定在芯片上；3）生产效率高：封装工艺在晶圆上一次性完成。但扇入型WLCSP也存在一些局限。由于采用硅芯片作为封装外壳，扇入型封装的物理和化学防护性能相对较弱。在封装尺寸上，如果封装锡球的陈列尺寸大于芯片尺寸，将无法进行封装。此外，如果晶圆上的芯片数量较少或生产良率较低，则扇入型WLCSP的封装成本要高于传统封装。扇入型封装常用于低I/O数量（一般小于400）和较小裸片尺寸的工艺中。
扇出型WLCSP是对扇入型封装的改进，具备如下优点：1）提高I/O数量：扇入型的封装锡球均位于芯片表面，而扇出型的封装锡球可以延伸至芯片以外。2）防护性能更强：扇出型封装受填充的环氧树脂模塑料保护。
WLP工艺流程的关键工艺为重新布线(RDL)。首先，涂覆第一层聚合物薄膜，以加强芯片的钝化层，起到应力缓冲的作用。聚合物种类有光敏聚酰亚胺（PI）、苯并环丁烯（BCB）、聚苯并恶唑（PBO）。其次，重布线层（RDL），对芯片的铝/铜焊区位置重新布局，使新焊区满足对焊料球最小间距的要求，并使新焊区按照阵列排布。光刻胶作为选择性电镀的模板以规划RDL的线路图形，湿法蚀刻去除光刻胶和溅射层。然后，涂覆第二层聚合物薄膜，使圆片表面平坦化并保护RDL层。在第二层聚合物薄膜光刻出新焊区位置。随后，凸点下金属层（UBM），采用和RDL一样的工艺流程制作。最后，为植球步骤，焊膏和焊料球通过掩膜板进行准确定位，将焊料球放置于UBM上，放入回流炉中，焊料经回流融化与UBM形成良好的浸润结合，达到良好的焊接效果。
2.2多芯片封装
2.2.12.5D/3D封装：多层芯片堆叠，AI驱动下HBM需求大增，CoWoS产能成为算力关键卡口
2.5D封装和3D封装的区别在于是否有硅中阶层（SiInterposer）。在2.5D封装中，所有芯片和被动元器件均在基板平面上方，至少有部分芯片和被动元器件安装在中介层上，中介层通常作为一个载体，承载着各种电路组件和接口。而3D封装舍弃中介层，直接在芯片上打孔和布线，电气连接上下层芯片。所有芯片和被动元器件器件均位于基板平面上方，芯片堆叠在一起，在基板平面的上方有穿过芯片的硅通孔（TSV），在基板平面的下方有基板的布线和过孔。
2.5D/3D封装的关键工艺是硅通孔技术（throughsiliconvia,TSV）。TSV是一种垂直互连技术，其概念由威廉·肖克利于1958年首次提出，是指连接硅晶圆两面并与硅衬底以及其他通孔绝缘的电互连结构。TSV的尺寸通常在10μm×100μm和30μm×200μm之间，开口率介于0.1%~1%。与传统平面互连相比，TSV能够缩短互连长度、减小信号延迟、降低寄生电容和电感，实现芯片间低功耗和高速通信，同时增加宽带并实现封装的小型化。TSV目前主要应用于芯片三维堆叠、硅转接板等领域。硅转接板是芯片和有机基板的中间层，分为无源和有源两类，其中无源转接板仅包含金属互连层，而有源转接板则可集成供电、片内网络通信等功能。
ViaFirst是指在器件（如MOSFET器件）结构制造之前，先进行TSV结构的通孔刻蚀，孔内沉积高温电介质（热氧沉积或化学气相沉积），然后填充掺杂的多晶硅。多余的多晶硅通过CMP去除。
ViaMiddle常常指在形成器件之后但在制造叠层之前制造的通孔工艺。在有源器件制程之后形成TSV结构，然后内部沉积电介质。淀积阻挡层钛金属和铜种子层，然后电镀铜填充通孔，或通过化学气相沉积钨金属填充通孔。
ViaLast包括两种工艺。正面后通孔工艺是在BackEndofLine（BEOL）工艺处理结束后，从晶圆正面形成通孔的一种制造工艺。从概念上讲，在晶圆上制造的后通孔工艺与中通孔工艺相似，但是对工艺温度有进一步的限制（必须小于400℃）。背面后通孔工艺是在BEOL工艺处理结束后，从晶圆背面进行通孔结构的一种制造工艺。首先使用粘合剂将两个器件晶圆以面对面方式粘合，接下来，将顶部晶圆减薄，将TSV结构刻蚀至顶部晶圆和底部晶圆上的焊盘，孔内沉积电介质，最后，将金属沉积到TSV结构中并进行表面金属层再布线。
HBM堆栈层数增加对芯片间键合技术提出更高的要求，关键改进是使用混合键合替代原来的微凸点键合。混合键合是一种实现介质层与介质层、金属与金属界面无缝隙键合的技术，芯片键合界面由介质层（通常为SiO2）和金属（通常为Cu）组成。SiO2介质层为集成单元提供机械支撑与电气隔离，Cu-Cu键合提供芯片间的垂直电气互连。对于Cu和SiO2混合键合结构，首先要对键合表面进行等离子或快速原子束表面激活处理，之后进行直接键合，最后进行退火处理。退火在增强SiO2-SiO2键合强度的同时，也促进了Cu晶粒的生长和扩散以实现Cu-Cu键合。海力士计划将混合键合技术应用于下一代HBM4产品，混合键合技术可以大幅缩小电极尺寸，从而实现更高的I/O密度，同时可以显著缩小芯片之间的间隙，减少产品厚度。
混合键合的主要优点包括：1）缩小互联间距：它可以实现超细间距的芯片互连，比传统微凸点连接提高了10倍以上。超细间距的连线将增加布线的有效使用面积，增加通道数量，并实现数据处理串并行转换，简化I/O端口电路，增大数据传输带宽。2）降低信号延时：它可以实现芯片之间的无凸点互连通信，取消微凸点连接，进一步降低通道的寄生电感性和信号延时。3）减薄芯片厚度：混合键合可以实现超薄芯片的制备，通过芯片的减薄可以大幅降低芯片的厚度和重量，并进一步提升互连带宽；4）提高键合可靠性：混合键合还可以提高键合的可靠性，通过分子尺度的铜-铜触点融合和二氧化硅-二氧化硅的分子共价键连接，大幅提高了界面键合力，增强了芯片对环境的适应性。
根据中介层材料的不同，CoWoS有三种变体：CoWoS-S（中介层是Si衬底）、CoWoS-R（中介层由RDL构成）和CoWoS-L（中介层由Chiplet和RDL组成），其中CoWoS-S为量产主要配置。CoWoS-S利用硅片作为桥梁，芯片互联密度最高；出于成本的考虑，CoWoS-R采用有机转接板，但也导致芯片互联密度较低；CoWoS-L将小硅桥安装在有机转接板中，仅在芯片链接部分使用硅片，实现邻近芯片边缘的高密度连接，生产成本和性能介于CoWoS-R和CoWoS-S之间。
2.2.2系统级封装（SiP）：多个子芯片集成，良率更高
SiP可以采用水平式、堆叠式或嵌入式的封装方式。从结构上看，SiP可以分为三类，一类是2D封装结构，其中多个芯片水平排列在基板上，这种结构的封装面积较大，封装效率较低，但是工艺相对简单和稳定。另一类是堆叠封装，其中芯片垂直叠放，这种结构可以实现高效的封装，充分发挥SiP的技术优势，3DSiP的实现需要多种先进的封装工艺，如芯片堆叠(CoC)、硅通孔(TSV)等，以确保整个系统的可靠性和性能。还有一类是嵌入式封装，需要使用埋入式基底(EmbeddedSubtrate)技术。
2.2.3芯粒（Chiplet）：多颗小芯粒灵活组装，支持异构集成
Chiplet将芯片划分为小芯粒，具备灵活性和功能性优势。Chiplet对需要实现的复杂功能进行分解，然后开发出多种具有单一特定功能的裸芯片，这些来自不同功能、不同工艺节点的裸芯片可相互进行模块化组装，最终形成一个完整的芯片。这种方法实现了异质集成，为芯片设计带来了更大的灵活性和可扩展性，有效提升了产品的功能性。当前，Chiplet架构主要应用于服务器处理器芯片、人工智能加速芯片、通信芯片、移动与桌面处理器芯片和晶圆级处理器芯片。
在Chiplet架构中，芯粒之间通过互连接口实现电气连接。下图展示了基于Chiplet架构的芯片，该芯片包含三种不同功能的芯粒。这些芯粒通过D2D互连接口进行电气互连，同时通过硅转接板和基板进行物理连接。芯粒与硅转接板之间通过microbump互连，以支持芯粒间高速信号的高密度互连。硅转接板与底部基板之间则通过C4bump实现互连，用于传递电源和外部I/O等功能。
Chiplet具备良率、成本、异构计算优势，适用于复杂功能的定制化需求。由于Chiplet由多颗芯粒组成，单颗芯粒的面积较小，其良率高。直接设计一整块SoC的面积较大，可能导致较低的良率，从而带来高昂的成本。此外，Chiplet技术支持封装内部的异构集成，可以根据模块功能选择芯片制程，针对特定功能模块设计专用的高性能芯片，对于其他通用芯片粒采用成熟制程。
Chiplet封装技术也正迈向3D封装，互联节距持续缩小。Chiplet封装广泛使用各类先进封装技术，包括2DMCM、2.3D封装、2.5D-转接板、2.5D-FOP、2.7D-硅桥、3D封装-bumped、3D封装-bumpless等。封装结构已从2D封装发展到3D封装，互联间距从12μm缩短至0.5μm以下，bump节距从过去的130μm缩小至3μm。互连带宽逐步增加，互连质量逐步提升。
3.先进封装市场
3.1市场规模：受下游旺盛需求拉动，先进封装增速高于传统封装
AI及高性能计算需求旺盛，先进封装景气度高于整体封装行业。根据JWInsights和Yole，全球先进封装市场规模有望从2022年378亿美元上升至2026年482亿美元，CAGR约为6.26%。从全球封装市场结构来看，2022年先进封装的市场份额为47.2%。由于先进封装市场增速超过传统分装市场增速，先进封装的市场份额将持续提升，预计至2026年将达到50.2%。
目前先进封装仍然以倒片封装为主，3D堆叠和ED增速较快。根据JWInsights和Yole，Flip-chip是市场规模最大的先进封装工艺，2022年市场规模达到290.94亿美元，占比76.7%，其后为3D堆叠（38.33亿美元）、Fan-out（22.05亿美元）、WLCSP（26.98亿美元）、ED（0.78亿美元）。在各先进封装工艺中，成长性较高的是3D堆叠和ED。3D堆叠封装2022年市场规模为38.33亿美元，预计2026年可以达到73.67亿美元，2022年-2026年CAGR为18%，主要是受高性能运算、AI等领域的需要拉动。嵌入式基板封装（ED）是一种先进的封装技术，在5G硬件和CIS等场景有较大的增量空间。2022年ED的市场规模为0.78亿美元，预计2026年可以达到1.89亿美元，2022年-2026年CAGR为25%。