4、噪声裕量（noisemargin）上冲下冲（overshoot,undershoot)振铃（ringing）传输线的特性阻抗当信号在传输线上传播时，传输线上某一点信号的瞬态电压与电流之比被称作传输线在该点的输入阻抗。在传输线终端匹配状态下，传输线不同位置上的输入阻抗是一个常数，我们称这个阻抗是传输线的特性阻抗。传输线的特性阻抗与传输线的结构有关。FR4板材的PCB板上，微带线和带状线单位长度电容分别为CL=3.3pF/in；CL=8.3nH/in信号的反射信号沿传输线向前传播时，每时每刻都会感受到一个瞬态阻抗。如果信号感受到的阻抗是恒定的，那么他就会正常向前传播，只要感受到的阻抗发生
5、变化，不论是什么引起的（可能是中途遇到的电阻，电容，电感，过孔，PCB转角，接插件），信号都会发生反射。那么有多少被反射回传输线的起点？衡量信号反射量的重要指标是反射系数，表示反射电压和原传输信号电压的比值。反射系数定义为：其中：Z1为变化前的阻抗，Z2为变化后的阻抗。假设PCB线条的特性阻抗为50欧姆，传输过程中遇到一个100欧姆的贴片电阻，暂时不考虑寄生电容电感的影响，把电阻看成理想的纯电阻，那么反射系数为：，信号有1/3被反射回源端。如果传输信号的电压是3.3V电压，反射电压就是1.1V。传输线上的反射信号振铃是怎么产生的信号的反射可能会引起振铃现象，一个典型的信号振铃如图所示
10、以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(Jitter)和偏移（Skew）问题。所谓抖动，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响，如图4。半周期抖动除此之外，还有一种由于周期内信号的占空比发生变化而引起的抖动，称之为半周期抖动。总的来说，jitter可以认为在时钟信号本身在传输过程中的一些偶然和不定的变化之总和。时钟偏移(skew)是指两个相同的系统时钟之间的偏移。它表现的形式是多种多样的，既包含了时钟驱动器的多个输出之间的偏移，也包含了由于PCB走线误差造成的接收端和驱动端时钟信号
12、很好的做出调整，保持输出电压的稳定。当负载瞬态电流变化频率超出这一范围时，稳压源的电压输出会出现跌落，从而产生电源噪声。第三，负载瞬态电流在电源路径阻抗和地路径阻抗上产生的压降。对于多层板，通常提供一个完整的电源平面和地平面，稳压电源输出首先接入电源平面，供电电流流经电源平面，到达负载电源引脚。地路径和电源路径类似，只不过电流路径变成了地平面。完整平面的阻抗很低，但确实存在。如果不使用平面而使用引线，那么路径上的阻抗会更高。另外，引脚及焊盘本身也会有寄生电感存在，瞬态电流流经此路径必然产生压降，因此负载芯片电源引脚处的电压会随着瞬态电流的变化而波动，这就是阻抗产生的电源噪声。什么是地弹是指芯片
13、内部是指芯片内部“地地”电平相对于电路板电平相对于电路板“地地”电平的变化现象。以电路板电平的变化现象。以电路板“地地”为参考，就像是芯片内部的为参考，就像是芯片内部的“地地”电平电平不断的跳动，因此形象的称之为地弹不断的跳动，因此形象的称之为地弹（groundbounce）。当器件输出端）。当器件输出端有一个状态跳变到另一个状态时，地弹有一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。现象会导致器件逻辑输入端产生毛刺。对于任何封装的芯片，其引脚会存在电对于任何封装的芯片，其引脚会存在电感电容等寄生参数。而地弹正是由于引感电容等寄生参数。而地弹正是由于引脚上的电感造成芯片地
19、EMC；QuanticEMC是信号完整性和电磁兼容软件模拟分析工具，是西门子公司专用的电磁兼容分析工具。XTK；XTK是Viewlogic公司在高速系统设计领域研发的高性能信号完整性分析工具。LineSim与BoardSimLineSim和BoardSim是HyperLynx公司（PADSSoftware的子公司）开发的仿真工具。仿真分析类型时域仿真时域仿真频域仿真频域仿真眼图分析S参数分析抖动分析串扰分析定时分析阻抗分析误码率分析混合模式分析使用电路模型仿真对传输线模型进行时域仿真实例，仿真结果以时域眼图形式显示出来。使用版图仿真首先进行版图设计，然后进行基于版图
20、的电磁场仿真，将其的结果再进行时域仿真。信号完整性使用的模型器件模型1SPICE模型；2IBIS模型；3IMIC模型4VHDL-AMS传输线模型；使用3D仿真软件；HFSS，CSTMWA使用2.5D仿真软件；ADS，AWR，AnsoftDesigner，Sonnet和ZelandIE3D。信号完整性使用的模型1SPICE模型SPICE（SimulationProgramwithIntegratedCircuitEmphasis）模型发展最早，在集成电路业界已成为模拟晶体管级电路描述的非正式标准。它基于晶体管和二极管特性参数建模，故运算量特别大，运算特别耗时（
22、模型3IMIC模型IMIC(InterfaceModelsforIntegratedCircuit)模型基于SPICE,它可以利用RLC网络,通过查表和SPICE的其他扩展表述I/O之间以及I/O与功率和接地之间的相互关系。IMIC模型在表述某些信号完整性问题,如输出转换率、地电平抖动和芯片封装所引起的信号质量变差等方面,要比IBIS模型准确。信号完整性使用的模型4VHDL-AMSVHDL-AMS是针对模拟和混合信号行为的建模语言。它是一个相对较新的标准，还没有广泛的模型开发器基础，也不被很多模拟器支持。在它被广泛地用来作信号完整性仿真之前，模型仿真开发器方面
25、高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。一般布线的几何形状、不正确的线端接、布线策略、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。信号完整性分析定义地弹地弹(groundbounce)是指芯片内部是指芯片内部“地地”电平相对于电路板电平相对于电路板“地地”电平电平的变化现象。以电路板的变化现象。以电路板“地地”为参考，就像是芯片内为参考，就像是芯片内部的部的“地地”电平不断的跳动，因此形象的称之为地弹电平不断的跳动，因此形象的称之为地弹（gro
26、undbounce）。当器件输出端有一个状态跳变）。当器件输出端有一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。对于任何封装的芯片，其引脚会存在电感电生毛刺。对于任何封装的芯片，其引脚会存在电感电容等寄生参数。而地弹正是由于引脚上的电感造成芯容等寄生参数。而地弹正是由于引脚上的电感造成芯片地和系统地不一致。同样片地和系统地不一致。同样,如果是由于封装电感引起如果是由于封装电感引起的芯片和系统电源差异的芯片和系统电源差异,就称为电源反弹（就称为电源反弹（PowerBounce）。）。趋肤效应趋肤效应(skineffect)
27、交变电流通过导体时，由于感应作用引起导体截交变电流通过导体时，由于感应作用引起导体截面上电流分布不均匀，愈近导体表面电流密度越大。面上电流分布不均匀，愈近导体表面电流密度越大。趋肤效应使导体的有效电阻增加。频率越高，趋肤效趋肤效应使导体的有效电阻增加。频率越高，趋肤效应越显著。当频率很高的电流通过导线时，可以认为应越显著。当频率很高的电流通过导线时，可以认为电流只在导线表面上很薄的一层中流过，这等效于导电流只在导线表面上很薄的一层中流过，这等效于导线的截面减小，电阻增大。趋肤效应使导线型传输线线的截面减小，电阻增大。趋肤效应使导线型传输线在高频（微波）时效率很低，因为信号沿它传送时，在高频（
28、微波）时效率很低，因为信号沿它传送时，衰减很大。衰减很大。信号完整性分析定义串扰（串扰（crosstalk）串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。当信号的边沿速率低于1ns时，串扰问题就应该考虑了。如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。过冲过冲(overshoot)和欠冲和欠冲(undershoot)过冲是由于电路切换速度过快以及上面
29、提到的反射所引起的信号跳变，也就是信号第一个峰值超过了峰值或谷值的设定电压。下冲是指下一个谷值或峰值。过分的过冲能够引起保护二极管工作，导致过早地失效，严重的还会损坏器件。过分的下冲能够引起假的时钟或数据错误。它们可以通过增加适当端接阻抗予以减少或消除。VHVL5VGNDHighStateOvershootLowStateOvershootOvershoot(+)Overshoot(-)Overshoot(+)信号完整性分析振铃振铃(ringing)振荡的现象是反复出现过冲和下冲。信号的振荡的现象是反复出现过冲和下冲。信号的振铃由传输线上过度的电感和电容引起的接收端振铃由传输线上过度的
30、电感和电容引起的接收端与传输线和源端的阻抗不匹配而产生的，通常发与传输线和源端的阻抗不匹配而产生的，通常发生在逻辑电平门限附近，多次跨越逻辑电平门限生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。振铃由反射等多种因素引会导致逻辑功能紊乱。振铃由反射等多种因素引起的，振铃可以通过适当的端接或是改变起的，振铃可以通过适当的端接或是改变PCB参参数予以减小，但是不可能完全消除。数予以减小，但是不可能完全消除。信号延迟信号延迟(delay)电路中只能按照规定的时序接收数据，过长电路中只能按照规定的时序接收数据，过长的信号延迟可能导致时序和功能的混乱，在低速的信号延迟可能导致时序和功能的
32、TraceParameters)信号完整性解决方案解决信号完整性问题的方法主要是电路设计解决信号完整性问题的方法主要是电路设计((包括元器件的选取包括元器件的选取))、合、合理布局布线和建模仿真。理布局布线和建模仿真。电路设计对于应用工程师，通常是在传输线上端接无源元件（电阻、电容和铁氧体），来实现传输线与负载间的阻抗匹配。端接策略的选择应该是对增加元件数目、开关速度和功耗的折中。端接串联电阻R或RC电路，应该尽量靠近激励端或接收端，并获得阻抗匹配，同时，电阻R（如10）可以消耗掉逻辑电路的无用直流功率，电容（如39PF）可以在满足开关速度的条件下削弱阻尼振荡强度，但同时须仔细选择该
33、电容，防止其引脚电感引起的振荡（ringing）。信号完整性解决方案叠层设置叠层结构的设计主要考虑以下因素叠层结构的设计主要考虑以下因素稳定、低噪声、低交流阻抗的PDS传输线结构要求传输线特性阻抗要求串扰噪声抑制空间电磁干扰的吸收和屏蔽结构对称，防止变形在高速数字设计中的一般规则是在高速数字设计中的一般规则是电源层数+地层数=信号层数电源层和地层尽可能成对设计，并至少有一对是“背靠背”设计采用带状线结构，关键信号传输应采用对称带状线信号完整性解决方案通用规则PDS必须为电路正常工作提供稳定的、无噪声的电压和电流为数字信号提供稳定的电压参考对于每一个电路来说，PD
34、S应当被视为独立的、相互隔离的，以保证噪声不能通过PDS耦合到其他电路电源、地平面（线）之间应具有尽可能小的交流阻抗PDS必须为信号提供无干扰的回流通路电源、地平面应同时具备空间电场的屏蔽作用尽可能采用平面设计，或保持电源和地线尽可能短和宽，避免“梳状”地线“背靠背”的电源和地层设计，具有最小的PDS阻抗，并具备高频去耦作用，能有效抑制高频噪声配置足够的、均匀分布的去耦电容在数模混合设计中，应为数字电路和模拟电路分别提供独立的PDS大量的不同逻辑电平、不同噪声容限的电路（如TTL、ECL等）在混合设计中，应为它们分别提供独立的PDS不同的电源、地层应相对隔离，不直接叠压信号完整性解决方案通用规则3w原则这里3W是线与线之间的距离保持3倍线宽。是为了减少线间串扰，应保证线间距足够大，如果线